RISC-V: del software al silicio: programación, Linux, FPGA y aplicaciones de IA

Fundamentos de la arquitectura RISC-V y visión general del ecosistema

Paisaje de la ISA RISC-V y adopción industrial

• Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
• Modelo mental de RISC-V: arquitectura de carga-almacenamiento (load-store), registro de archivos, orden de bytes
• Comparación con ARM, x86 y POWER: compensaciones para arquitecturas de computación heterogénea
• Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
• Interfaces estandarizadas: ISA Privilegiado de RISC-V, Capa de Abstracción de Software para Máquina (MSBL)

Modelos de memoria y cumplimiento de ABI

• Especificación de arquitectura no privilegiada: mapa CSR, manejo de excepciones y jerarquías de memoria
• Conjuntos de instrucciones RV32I / RV64I y cumplimiento de ABI para portabilidad binaria entre plataformas
• Convenciones de orden de memoria e instrucciones de barrera para sistemas multiprocesador

Programación en ensamblador RISC-V y cadena de herramientas de compiladores

Programación de instrucciones de bajo nivel

• Extensiones de instrucciones enteras básicas (I), multiplicación/división (M) y operaciones atómicas (A)
• Estrategias de programación conscientes de la bit-width para objetivos RISC-V de 32 y 64 bits
• Convenciones de llamada y gestión de marcos de pila para sistemas de software embebido y en tiempo real

Dominio de la cadena de herramientas de compiladores

• Cadena de herramientas de compiladores basada en LLVM: Clang, LLVM, Binutils para compilación cruzada de RISC-V
• Scripts del enlazador, secciones y configuración de distribución de memoria para entornos bare-metal y RTOS
• Intrínsecas del compilador, niveles de optimización y ajuste de código basado en perfilado
• Flujos de trabajo de desarrollo de cadenas de herramientas de código abierto: construcción, pruebas y empaquetado de cadenas de herramientas GCC/Clang personalizadas

Desarrollo de sistemas embebidos y sistemas operativos en tiempo real

Programación bare-metal y RTOS

• Programación de sistemas en Rust para RISC-V: abstracciones sin coste, gestión de memoria no segura (unsafe) y desarrollo bare-metal
• Entornos No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
• Desarrollo de Zephyr RTOS y BSP de Buildroot para objetivos RISC-V
• Interfaz con periféricos: programación de GPIO, I2C, SPI, UART y controladores DMA

Optimización de energía y rendimiento

• Control de reloj (clock gating), gestión de dominios de energía y optimización de modos de bajo consumo
• Análisis de rendimiento exacto a nivel de ciclo con perfiles de simulación y contadores de rendimiento de hardware
• Ajuste de la latencia de interrupciones en tiempo real para aplicaciones críticas de seguridad

Desarrollo del núcleo de Linux y bootloader para RISC-V

Ecosistema de firmware de arranque y bootloader

• OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
• UEFI/EDK II en RISC-V: desarrollo de la pila moderna de firmware de arranque
• Porting de Coreboot y U-Boot para computadoras de placa única RISC-V

Integración del núcleo de Linux

• Contribuciones al núcleo principal de RISC-V: superposiciones de árbol de dispositivos, topología de CPU y desarrollo de controladores de controlador de interrupciones (AIA)
• Desarrollo de BSP del proveedor y configuración del núcleo para plataformas de SoC personalizadas
• Soporte para sistemas de archivos, pila de red y contenedores (Docker, Kubernetes) en sistemas host RISC-V

Diseño de SoC RISC-V y prototipado con FPGA

Arquitectura e integración de SoC multinúcleo

• Metodologías de diseño de Red en Chip (NoC) para procesores multinúcleo RISC-V
• Coherencia de caché Axi4/CHI y protocolos de comunicación entre procesadores
• Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL del proveedor
• Diseño de matriz de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)

Prototipado de procesador basado en FPGA

• Síntesis e implementación de núcleo RISC-V en FPGA (p. ej., BOOM, VexRiscv, PULP)
• Aserciones de SystemVerilog (SVA) y metodología de verificación funcional basada en UVM
• Herramientas de verificación formal y pruebas basadas en propiedades para la validación de núcleos RISC-V

Extensiones vectoriales RISC-V y aceleración específica de dominio

Análisis detallado de la extensión RVV (Vectorial RISC-V)

• Carga/almacenamiento vectorial, multiplicación y suma fusionada vectorial (VFMA) y aceleración de computación matricial
• Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada para la carga de trabajo
• Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML

Diseño de DSP personalizado e instrucciones específicas de dominio

• Diseño de aceleradores específicos de dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
• Modificaciones del frontal del compilador para la generación de instrucciones personalizadas y emisión de código
• Estrategias de partición de hardware-software para la integración de aceleradores en SoC de producción

Aceleración de IA y aprendizaje automático perimetral en RISC-V

Diseño e integración de NPU para procesadores RISC-V

• Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices sístolas, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
• Técnicas de cuantización de modelos (INT8, INT4, FP8) para despliegue perimetral en RISC-V
• Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V

Computación heterogénea para cargas de trabajo de IA

• Codiseño de CPU host RISC-V con NPU de acelerador de IA para pipelines de inferencia en tiempo real
• Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
• Gestión térmica y presupuestación de energía para sistemas de inferencia de IA perimetral

Seguridad de hardware y computación confidencial en RISC-V

Protección de memoria física y ejecución de confianza

• Protección de Memoria Física (PMP) y mecanismos de seguridad del walker de tablas de páginas
• Arquitecturas de Enclave Seguro/TEE para RISC-V: integración de OP-TEE, entornos de ejecución de confianza de clase SEV
• Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de inicio medido

Aceleración criptográfica

• Extensiones criptográficas de RISC-V (Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
• Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
• Técnicas de mitigación de ataques de canal lateral: programación de tiempo constante, enmascarado y generadores de números aleatorios de hardware

Arquitectura personalizada avanzada y diseño de extensiones de ISA

Arquitectura específica de dominio y extensiones de instrucciones personalizadas

• Metodología de diseño de extensiones de ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de envío de especificaciones a RISC-V International
• Diseño de archivo de registros personalizado con CBAR (Registros de Dirección Base Personalizados) para el despacho de operandos
• Enfilado de instrucciones, detección de peligros y modificaciones del pipeline para extensiones personalizadas

Verificación y aprobación de modificaciones de arquitectura personalizada

• Diseño de bancada de pruebas (testbench) para extensiones personalizadas: generación de estímulos direccionada vs. aleatoria con restricciones
• Frameworks de pruebas de regresión y verificación dirigida por cobertura para modificaciones arquitectónicas
• Pruebas de interoperabilidad: garantizar que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas

Aplicaciones RISC-V críticas de seguridad y automotrices

Seguridad funcional y cumplimiento de estándares automotrices

• Cumplimiento de la seguridad funcional ISO 26262 para procesadores RISC-V automotrices
• Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
• Manejo determinista de interrupciones, pares de núcleos lockstep y protección de memoria para sistemas RISC-V críticos de seguridad

Aplicaciones industriales en tiempo real y de computación perimetral

• Cumplimiento de SIL IEC 61508 y programación determinista en plataformas multinúcleo RISC-V
• Desarrollo de pasarelas de IoT industrial con RISC-V: conectividad, analítica perimetral y sistemas de actualización de firmware OTA

Proyecto culminante: Desarrollo de sistema RISC-V de extremo a extremo

Proyecto de ciclo de vida completo

• Especificación de arquitectura: diseño de extensiones de ISA y configuración del núcleo para un caso de uso definido
• Implementación RTL en SystemVerilog con bancadas de pruebas UVM y cobertura de verificación formal
• Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
• Personalización de BSP de Linux y cadena de herramientas para el núcleo RISC-V personalizado
• Despliegue de cargas de trabajo de IA: integración de NPU, cuantización de modelos y benchmarking de rendimiento
• Validación de seguridad: aplicación de PMP, arranque seguro y benchmarking de aceleración criptográfica
• Documentación técnica de la arquitectura, análisis de estrategia de IP y presentación al equipo interfuncional