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Temario del curso
Fundamentos de la Arquitectura RISC-V y Visión General del Ecosistema
Paisaje del ISA RISC-V y Adopción Industrial
- Filosofía de ISA abierto y el panorama de estandarización de RISC-V International
- Modelo Mental de RISC-V: Arquitectura Load-Store, Archivo de Registros, Orden de Bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: ISA Privilegiado RISC-V y Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento del ABI
- Especificación de Arquitectura No Privilegiada: mapa de CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento del ABI para la portabilidad binaria multiplataforma
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Herramientas del Compilador
Programación de Instrucciones de Bajo Nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y Operaciones Atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra para objetivos RISC-V de 32 bits y 64 bits
- Convenciones de llamada y gestión de la pila de llamadas para sistemas de software embebido y en tiempo real
Competencia en Herramientas del Compilador
- Herramienta de compilador basada en LLVM: Clang, LLVM y Binutils para la compilación cruzada de RISC-V
- Scripts de enlace, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código basado en perfiles
- Flujos de trabajo de desarrollo de herramientas de código abierto: construcción, pruebas y empaquetado de herramientas GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones de costo cero, gestión de memoria insegura y desarrollo bare-metal
- Ambientes No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
- RTOS Zephyr y desarrollo de BSP Buildroot para objetivos RISC-V
- Interfaz con periféricos: GPIO, I2C, SPI, UART y programación de controladores DMA
Optimización de Potencia y Rendimiento
- Apagado de relojes, gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento preciso por ciclo con perfiles de simulación y contadores de rendimiento de hardware
- Ajuste de la latencia de interrupciones en tiempo real para aplicaciones críticas para la seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
- UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderno
- Puertos de Coreboot y U-Boot para computadoras de una sola placa RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos, topología de CPU y desarrollo de controladores de controlador de interrupciones (AIA)
- Desarrollo de BSP del proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistema de archivos, pila de red y soporte de contenerización (Docker, Kubernetes) en sistemas anfitrión RISC-V
Diseño de SoC RISC-V y Prototipado en FPGA
Arquitectura de SoC Multicore e Integración
- Metodologías de diseño de Red sobre Chip (NoC) para procesadores multicore RISC-V
- Coherencia de caché Axi4/CHI y protocolos de comunicación interprocesador
- Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL de proveedores
- Diseño de matriz de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basados en FPGA
- Síntesis e implementación en FPGA del núcleo RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Aserciones SystemVerilog (SVA) y metodología de verificación funcional basada en UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica por Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-suma fusionada vectorial (VFMA) y aceleración de cálculos matriciales
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de DSP Personalizado e Instrucciones Específicas por Dominio
- Diseño de aceleradores específicos por dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático en el Borde con RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): arreglos solitónicos, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantificación de modelos (INT8, INT4, FP8) para implementación en el borde con RISC-V
- Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU anfitrión RISC-V con acelerador AI NPU para tuberías de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión de ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y de potencia para sistemas de inferencia AI en el borde
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración OP-TEE, entornos de ejecución de confianza de clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía postcuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canales laterales: programación de tiempo constante, enmascaramiento y generadores de números aleatorios hardware
Arquitectura Personalizada Avanzada y Diseño de Extensiones ISA
Arquitectura Específica por Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis del impacto en el ABI y proceso de presentación de especificaciones a RISC-V International
- Diseño de archivo de registros personalizados con CBAR (Registros de Dirección Base Personalizados) para despacho de operandos
- Pipelining de instrucciones, detección de peligros y modificaciones de tubería para extensiones personalizadas
Verificación y Validación de Modificaciones de Arquitectura Personalizada
- Diseño de bancos de prueba para extensiones personalizadas: generación de estímulos dirigida frente a estocástica con restricciones
- Frameworks de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones Automotrices RISC-V Críticas para la Seguridad
Cumplimiento de Seguridad Funcional y Estándares Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo del manual de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos lockstep y protección de memoria para sistemas RISC-V críticos para la seguridad
Aplicaciones Industriales en Tiempo Real y Computación en el Borde
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multicore RISC-V
- Desarrollo de pasarelas IoT industriales con RISC-V: conectividad, análisis en el borde y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo de Sistemas RISC-V de Extremo a Extremo
Proyecto de Ciclo de Vida Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de prueba UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
- BSP de Linux y personalización de herramientas para el núcleo RISC-V personalizado
- Despliegue de cargas de trabajo AI: integración de NPU, cuantificación de modelos y evaluación comparativa de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y evaluación comparativa de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia de IP y presentación ante el equipo multifuncional
21 Horas
Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
