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Temario del curso
Fundamentos de la Arquitectura RISC-V y Visión General del Ecosistema
Paísaje de ISA de RISC-V y Adopción Industrial
- Filosofía de ISA abierta y el paisaje de estandarización de RISC-V International
- Modelo Mental de RISC-V: Arquitectura Load-Store, Registro General, Orden de Bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: ISA Privilegiada RISC-V y Capa de Abstracción de Software Máquina (MSBL)
Modelos de Memoria y Cumplimiento ABI
- Especificación de Arquitectura no privilegiada: mapa de CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento ABI para la portabilidad binaria multiplataforma
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain del Compilador
Programación de Instrucciones de Bajo Nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y Operaciones Atómicas (A)
- Estrategias de programación conscientes del ancho de palabra para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebido y en tiempo real
Competencia en Toolchain del Compilador
- Toolchain de compilador basada en LLVM: Clang, LLVM y Binutils para la compilación cruzada de RISC-V
- Scripts de enlazador, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrinsics del compilador, niveles de optimización y ajuste de código impulsado por perfilado
- Flujos de trabajo de desarrollo de toolchains de código abierto: construcción, pruebas y empaquetado de toolchains personalizadas de GCC/Clang
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin costo, gestión de memoria insegura y desarrollo bare-metal
- Entornos No-Std: linkers personalizados, desarrollo de controladores de dispositivos y E/S mapeada a memoria
- Desarrollo de BSP de Zephyr RTOS y Buildroot para objetivos RISC-V
- Interfaz con periféricos: programación de GPIO, I2C, SPI, UART y controladores DMA
Optimización de Potencia y Rendimiento
- Gateado de reloj, gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento cíclicamente preciso con simuladores de perfilado y contadores de rendimiento de hardware
- Ajuste de latencia de interrupción en tiempo real para aplicaciones críticas para la seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
- UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderno
- Porting de Coreboot y U-Boot para computadoras de placa única RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos, topología de CPU y desarrollo de controladores de controlador de interrupciones (AIA)
- Desarrollo de BSP de fabricante y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistema de archivos, pila de red y soporte de contenedores (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado con FPGA
Arquitectura y Integración de SoC Multinúcleo
- Metodologías de diseño de Red en Chip (NoC) para procesadores multinúcleo RISC-V
- Protocolos de coherencia de caché Axi4/CHI y comunicación interprocesador
- Integración de IP de código abierto: OpenCores, Marco ChIPS y componentes RTL de proveedores
- Diseño de matriz de bus e integración del controlador de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis y implementación de FPGA del núcleo RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Metodología de verificación funcional con Aserciones SystemVerilog (SVA) y basada en UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica del Dominio
Análisis Profundo de la Extensión RVV (Vector de RISC-V)
- Carga/almacenamiento vectorial, multiplicación-acumulación fusionada vectorial (VFMA) y aceleración de cómputo matricial
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control segmentado y flexibilidad de tipo de datos para cargas de trabajo DSP y ML
Diseño Personalizado de DSP e Instrucciones Específicas del Dominio
- Diseño de aceleradores específicos del dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático Periférico en RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): arreglos soplásticos, núcleos de tensor y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantificación de modelos (INT8, INT4, FP8) para implementación periférica en RISC-V
- Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Co-diseño del CPU host RISC-V con acelerador de IA NPU para tuberías de inferencia en tiempo real
- Optimización de la subunidad de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y de potencia para sistemas de inferencia IA periférica
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución Confiada
- Mecanismos de seguridad de Protección de Memoria Física (PMP) y caminante de tablas de páginas
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración de OP-TEE, entornos de ejecución confiada clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K extensions): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques de canal lateral: programación de tiempo constante, enmascaramiento y generadores de números aleatorios hardware
Arquitectura Personalizada Avanzada y Diseño de Extensiones ISA
Arquitectura Específica del Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto ABI y proceso de presentación de especificaciones a RISC-V International
- Diseño de archivo de registros personalizado con CBAR (Registros de Dirección Base Personalizados) para despacho de operandos
- Pipeline de instrucciones, detección de hazard y modificaciones de pipeline para extensiones personalizadas
Verificación y Signoff de Modificaciones de Arquitectura Personalizada
- Diseño de testbenches para extensiones personalizadas: generación dirigida vs. estocástica por restricciones de estímulo
- Marcos de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones Automotrices y de Seguridad Crítica RISC-V
Seguridad Funcional y Cumplimiento de Normas Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo de interrupciones determinista, pares de núcleos lockstep y protección de memoria para sistemas RISC-V críticos para la seguridad
Aplicaciones Industriales en Tiempo Real y Computación Periférica
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multinúcleo RISC-V
- Desarrollo de pasarelas IoT industriales con RISC-V: conectividad, análisis en el borde y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo Integral de Sistemas RISC-V
Proyecto de Ciclo de Vida Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con testbenches UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
- BSP de Linux y personalización de toolchain para el núcleo RISC-V personalizado
- Implementación de carga de trabajo IA: integración NPU, cuantificación de modelos y benchmarking de rendimiento
- Validación de seguridad: aplicación PMP, arranque seguro y benchmarking de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia de IP y presentación al equipo multifuncional
Requerimientos
Ninguno.
21 Horas
Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
